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基于Verilog的精简指令集合计算机设计与实现实验报告1

来源:未知 编辑:admin 时间:2019-07-03

  基于Verilog的精简指令集合计算机设计与实现实验报告1_计算机软件及应用_IT/计算机_专业资料。基于Verilog的精简指令集合计算机设计与实现

  学生学号 实验课成绩 武汉理工大学 学 生 实 验 报 告 书 实验课程名称 开 课 学 院 指导老师姓名 学 生 姓 名 学生专业班级 基于 Verilog 的精简指令集合计算机设计与实现 计算机科学与技术学院 2017 — 2018 学年 第二学期 实验课程名称: 基于 Verilog 的精简指令集合计算机设计与实现 实验项目名称 实验者 同组者 IP 核集成 SOC 设计 -- 建立 CPU 调试、测试和应用环境 实验成绩 组别 实验日期 2018 年 3 月 13 日 专业班级 第一部分:实验分析与设计(可加页) 一、实验内容描述(问题域描述) 1. 了解计算机系统的基本结构以及各组成部分的关系 2. 掌握 IP 核的使用方法(设计存储器的 IP 模块、使用第三方 IP 核实现器件逻辑功能) 3. 了解 SOC 系统并用 IP 核实现简单的 SOC 系统 二、实验基本原理与设计(包括实验方案设计,实验手段的确定,试验步骤等,用硬件逻辑或 者算法描述) 1. 实验方案设计 (1)通过参考实验指导手册,学会自己创建工程,导入相关的文件,以及使用 XISE 在工程中新 建一些文件。 (2)查阅相关资料,查看实验手册,阅读 PPT, 理解每个系统器件对应一个.v 文件,一个.ngc 文件,一个.sym 文件相当于 C 语言中哪些文件。 (3)根据实验手册指导按照 实现各个系统组件的功能——装载执行软件代码——测试运行的 步骤进行实验。 2.试验步骤 (1)建立工程。 New project,并按照第 1 次实验资料中的工程配置图片配置开发板的相关信息。 (2)导入符号表 在 mySOC 根目录下建立 Code 文件夹,拷贝 Verilog 实验材料文件夹第一次实验文件中的 (code1)到 Code 文件夹中,并将 code1 中 sym 的各器件的符号表(.sym 文件)拷至工程(mySOC) 的根目录。 (3)连图 将工程根目录下的 Top_mySOC.sch 文件导入到新建的工程中。 (4)导入组件,实现功能 在软件中,导入各组件的.ngc(软核)、.v(端口)文件(ADD source) ,实现各组件的功能。 (5)新建文件 设计存储器的 IP 模块(ROM_D 和 RAM_B),装载运行指令与运行数据信息 文件)。 (6)配置引脚,实现映射 装载引脚文件(*.ucf 文件) ,对引脚地址进行配置,实现原理设计图与硬件平台的映射关系。 (7)综合 依次点击 Synthesize(综合) ,Implement Design(实现) ,Generate Programming File (生成) ,最后再将程序烧录到开发板中即可观察现象。 3.实验原理图 三、主要仪器设备及耗材 1. 计算机(Intel Core i5 以上,4GB 内存以上)系统 2. Spartan-3 Starter Kit Board 开发板 3. Xilinx ISE14.4 及以上开发工具 第二部分:实验调试与结果分析(可加页) 一、调试过程(包括调试方法描述、实验数据记录,实验现象记录,实验过程发现的问题等) 1. 调试方法描述 装载执行软件代码时操作较为复杂,先建立工程,然后导入符号表.sym 文件,再进行连图 即导入 Top_mySOC.sch 文件, 在软件中, 导入各组件的.ngc(软核)、 .v(端口)文件 (ADD source) , 实现各组件的功能。然后再设计存储器的 IP 模块(ROM_D 和 RAM_B),装载运行指令与运行 数据信息(*.coe 文件)。最后装载装载引脚文件(*.ucf 文件) 。 连接 Spartan-3 Starter Kit Board 开发板,连接电脑与开发板的线路,指示灯显示红色或者 不亮,则说明数据线连接有误。当所有的线路按照说明连接完毕好,拨动开发板右上方的开关 键到 on 处,发现七码管或开发板指示灯亮了,说明所有的连线. 实现现象记录 图形功能测试 开关 SW[0]设置为 0,配置 7 段码为图形显示模式 SW[2]设为 0,配置 CPU 为全速时钟模式 开关 SW[4:3]为 00 时,7 段码从上至下亮点循环右移 开关 SW[4:3]为 11 时,7 段码矩形从下到大循环显示 文本功能测试 SW[1:0]设置 01 七段码文本显示(低 16 位)设置为 11 七段码文本显示(高 16 位) SW[2]设为 0,配置 CPU 为全速时钟模式 3. 实验过程发现的问题 (1) 装载执行软件代码时操作较为复杂,即使根据实验指导手册也容易漏掉相关步骤,而且许 多操作完全不明白其中的原理。 (2)与开发板连接时,接口类型较多,针孔线样式繁多且极为相似,首次连接时使用错误,没 有与电脑连接成功。 (3)程序执行后,七码管闪烁,无法进行调试验证,对开关 SW 的操作没有接触,一头雾水。 二、实验结果及分析(包括结果描述、实验现象分析、影响因素讨论、综合分析和结论等) 结果描述 图形功能测试 开关 SW[0]设置为 0,配置 7 段码为图形显示模式 SW[2]设为 0,配置 CPU 为全速时钟模式 开关 SW[4:3]为 00 时,7 段码从上至下亮点循环右移 开关 SW[4:3]为 11 时,7 段码矩形从下到大循环显示 (1)文本功能测试 SW[1:0]设置 01 七段码文本显示(低 16 位)设置为 11 七段码文本显示(高 16 位) SW[2]设为 0,配置 CPU 为全速时钟模式 开关 SW[4:3]为 01 时,7 段码显示 RAM 数字 开关 SW[4:3]为 10 时,7 段码显示累加 (2)实验现象分析 4 个 7 段码共 32 段,映射倒一个 32 位字 通过往 7 段码写不同的数据,即可显示不同的图形。 系统实际运行过程中,写入 7 段码的数据存储在 RAM 中,也即存储在装载到 RAM 中的 coe 文件 中。 (3) 影响因素讨论 系统无法运行或运行结果错误的可能因素: 1)ISE 软件安装问题(与操作系统不兼容等) 2)连线)设计存储器 IP 模块(也即将指令与数据装载到 ROM 与 RAM 中)出错 4)装载实验代码步骤遗漏 三、实验小结、建议及体会 小结 通过本次实验,我学会了学会自己创建工程,导入相关的文件,以及使用 XISE 在工程中 新建一些文件。了解了实验中各个系统组件的功能:每个系统器件对应一个.v 文件,一个.ngc 文件,一个.sym 文件。通过.v 文件对各个器件的接口进行申明,类似于函数申明。通过.ngc 文件实现各个器件的逻辑功能,相当于函数库的实现。通过.sym 画图连线确定各个器件输入 与输出端口的连接关系,相当于确定函数间参数传递及调用关系。 体会 基于 Verilog 的精简指令集合计算机设计与实现实验是一种偏向与计算机硬件的实验,不 同于之前的高级程序语言,另外相较于数字逻辑实验,更加系统,难度也更深。所以在进行正 式的实验前一定要做好预习的准备,多多请教助教,才能在实验中少走弯路。

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